當(dāng)前，5G/6G、人工智能和高性能計(jì)算等應(yīng)用的快速發(fā)展，推動(dòng)了數(shù)據(jù)中心交換網(wǎng)絡(luò)數(shù)據(jù)傳輸速率的迅速增長(zhǎng)，對(duì)高速有線收發(fā)機(jī)的數(shù)據(jù)速率、均衡強(qiáng)度、時(shí)鐘抖動(dòng)和誤碼率等性能提出了更高要求。基于ADC-DSP架構(gòu)的PAM-4調(diào)制有線收發(fā)機(jī)具有均衡強(qiáng)度大、頻譜效率高、時(shí)鐘速度寬松等優(yōu)勢(shì)，成為56~224Gb/s中長(zhǎng)距有線收發(fā)機(jī)的主流解決方案。對(duì)于長(zhǎng)距互連，例如處理器到交換機(jī)等應(yīng)用場(chǎng)景，通常采用重定時(shí)收發(fā)機(jī)補(bǔ)償信道損耗，重置鏈路抖動(dòng)預(yù)算，并延長(zhǎng)通信距離。相較于傳統(tǒng)的有線收發(fā)機(jī)，重定時(shí)收發(fā)機(jī)面臨低抖動(dòng)同步時(shí)鐘恢復(fù)、高速傳輸輸出抖動(dòng)惡化、補(bǔ)償精度有限等挑戰(zhàn)，限制了自身性能的進(jìn)一步提升和推廣應(yīng)用。

針對(duì)上述關(guān)鍵問(wèn)題，中國(guó)科學(xué)院微電子所高頻高壓中心劉新宇研究員/鄭旭強(qiáng)研究員團(tuán)隊(duì)研制了一種基于ADC-DSP架構(gòu)的112-Gb/s PAM-4調(diào)制重定時(shí)收發(fā)機(jī)。團(tuán)隊(duì)提出了基于注入鎖定振蕩器的新型抖動(dòng)濾除時(shí)鐘方案，在產(chǎn)生低抖動(dòng)同步恢復(fù)時(shí)鐘的同時(shí)降低了時(shí)鐘路徑的功耗；在發(fā)射端設(shè)計(jì)了內(nèi)部FFE、前饋輸出驅(qū)動(dòng)器和時(shí)序優(yōu)化的合路器，實(shí)現(xiàn)了輸出抖動(dòng)的降低；在接收端開(kāi)發(fā)了源退化和諧振峰值技術(shù)相結(jié)合的連續(xù)線性時(shí)間均衡器以及低功耗、高分辨率數(shù)字均衡技術(shù)以改善補(bǔ)償精度，實(shí)現(xiàn)了誤碼率的最小化。該收發(fā)機(jī)采用28nm CMOS工藝制造，在112Gb/s速率和31dB的信道損耗下實(shí)現(xiàn)了1E-12的原始誤碼率。

研究成果以“A 112-Gb/s PAM-4 Retimer Transceiver with Jitter-Filtering Clocking Scheme and BER Optimization Technique in 28-nm CMOS”為題發(fā)表在集成電路設(shè)計(jì)領(lǐng)域頂級(jí)期刊Journal of Solid-State Circuits（JSSC）上，微電子所徐華助理研究員為第一作者，微電子所鄭旭強(qiáng)研究員為通訊作者。該項(xiàng)研究得到了國(guó)家重點(diǎn)研發(fā)計(jì)劃和國(guó)家自然科學(xué)基金的支持。

論文鏈接：https://ieeexplore.ieee.org/document/10955714

圖1. 提出的基于ADC-DSP架構(gòu)的112-Gb/s PAM-4調(diào)制重定時(shí)收發(fā)機(jī)

圖2. 基于PI-ILO的多相時(shí)鐘產(chǎn)生（a）抖動(dòng)濾除相位插值器；（b）基于環(huán)形VCO的注入鎖定振蕩器；

（c）注入鎖定振蕩器的噪聲抑制特性

圖3. （a）芯片照片；（b）誤碼率隨ADC分辨率變化圖；（c）誤碼率隨數(shù)字均衡分辨率變化圖

來(lái)源：中國(guó)科學(xué)院微電子研究所集成電路先導(dǎo)工藝研發(fā)中心